书名：天猫套装-IC工程师精英课堂 共3册  
定价：333.0  
ISBN：9787111598305  
作者：[美]J.巴斯卡尔  
版次：1  

内容提要：  

IC芯片设计中的静态时序分析实践

《IC芯片设计中的静态时序分析实践》深度介绍了芯片设计中用静态时序分析进行时序验证的基本知识和应用方法，涉及了包括互连线模型、时序计算和串扰等影在内的响纳米级电路设计的时序的重要问题，并详细解释了在不同工艺、环境、互连工艺角和片上变化（OCV）下进行时序检查的方法。详细介绍了层次化块（Block）、全芯片及特殊IO接口的时序验证，并提供了SDC、SDF及SPEF格式的完整介绍。

《IC芯片设计中的静态时序分析实践》适合从事芯片设计和ASIC时序验证领域的专业人士，以及逻辑和芯片设计专业的学生和教师阅读。不管是刚开始使用静态时序分析，还是精通静态时序分析的专业人士，本书都是优秀的教材或参考资料。

CMOS集成电路闩锁效应

本书通过具体案例和大量彩色图片，对CMOS集成电路设计与制造中存在的闩锁效应（Latch-up）问题进行了详细介绍与分析。在介绍了CMOS集成电路寄生效应的基础上，先后对闩锁效应的原理、触发方式、测试方法、定性分析、改善措施和设计规则进行了详细讲解，随后给出了工程实例分析和寄生器件的ESD应用，为读者提供了一套理论与工程实践相结合的闩锁效应测试和改善方法。

本书面向从事微电子、半导体与集成电路行业的朋友，旨在给业内人士提供简单易懂并且与实际应用相结合的图书，同时也适合相关专业的本科生和研究生阅读。

集成电路制造工艺与工程应用

本书以实际应用为出发点，对集成电路制造的主流工艺技术进行了逐一介绍，例如应变硅技术、HKMG技术、SOI技术和FinFET技术，然后从工艺整合的角度，通过图文对照的形式对典型工艺进行介绍，例如隔离技术的发展、硬掩膜版工艺技术、LDD工艺技术、Salicide工艺技术、ESD IMP工艺技术、AL和Cu金属互连。然后把这些工艺技术应用于实际工艺流程中，通过实例让读者能快速的掌握具体工艺技术的实际应用。

本书旨在向从事半导体行业的朋友介绍半导体工艺技术，给业内人士提供简单易懂并且与实际应用相结合的参考书。本书也可供微电子学与集成电路专业的学生和教师阅读参考。

目录：  

IC芯片设计中的静态时序分析实践

目录

译者的话

原书前言

第1章引言

1.1纳米级设计

1.2什么是STA

1.3为什么要进行STA

1.4设计流程

1.4.1CMOS数字设计

1.4.2FPGA设计

1.4.3异步设计

1.5不同阶段的STA

1.6STA的局限性

1.7功耗考虑

1.8可靠性考虑

1.9本书概要

第2章STA概念

2.1CMOS逻辑设计

2.1.1基本MOS结构

2.1.2CMOS逻辑门

2.1.3标准单元

2.2CMOS单元建模

2.3电平翻转波形

2.4传播延迟

2.5波形的转换率

2.6信号之间的偏移

2.7时序弧和单调性

2.8小和大时序路径

2.9时钟域

2.10工作条件

第3章标准单元库

3.1引脚电容

3.2时序建模

3.2.1线性时序模型

3.2.2非线性延迟模型

3.2.3阈值规范和转换率减免

IC芯片设计中的静态时序分析实践目录3.3时序模型——组合逻辑单元

3.3.1延迟和转换率模型

3.3.2常用组合逻辑块

3.4时序模型——时序单元

3.4.1同步检查：建立时间和保持时间

3.4.2异步检查

3.4.3传播延迟

3.5状态相关的时序模型

3.6黑箱(Black Box)的接口时序模型

3.7先进时序建模

3.7.1接收引脚电容

3.7.2输出电流

3.7.3串扰噪声分析模型

3.7.4其他噪声模型

3.8功耗建模

3.8.1动态功耗

3.8.2漏电功耗

3.9单元库中的其他属性

3.9.1面积规范

3.9.2功能规范

3.9.3SDF条件

3.10特征化和工作条件

3.10.1用k系数来减免

3.10.2库单位

第4章互连寄生参数

4.1互连线电阻、电感和电容

4.2线负载模型

4.2.1互连树

4.2.2指定线负载模型

4.3提取的寄生参数的表示方法

4.3.1详细标准寄生参数格式

4.3.2精简标准寄生参数格式

4.3.3标准寄生参数交换格式

4.4耦合电容的表示方法

4.5层次化设计方法

4.6减少关键线的寄生参数

第5章延迟计算

5.1概述

5.1.1延迟计算的基础

5.1.2带有互连线的延迟计算

5.2使用有效电容的单元延迟

5.3互连线延迟

5.4转换率融合

5.5不同的转换率阈值

5.6不同的电压域

5.7路径延迟计算

5.7.1组合逻辑路径计算

5.7.2到触发器的路径

5.7.3多路径

5.8裕量计算

第6章串扰和噪声

6.1概述

6.2串扰毛刺分析

6.2.1基础

6.2.2毛刺的类型

6.2.3毛刺的阈值和传播

6.2.4多侵害者的噪声累积

6.2.5侵害者的时序相关性

6.2.6侵害者的功能相关性

6.3串扰延迟分析

6.3.1基础

6.3.2正向串扰和负向串扰

6.3.3多侵害者的累积

6.3.4侵害者和受害者的时序相关性

6.3.5侵害者和受害者的功能相关性

6.4考虑串扰延迟的时序分析

6.4.1建立时间分析

6.4.2保持时间分析

6.5计算复杂度

6.6避免噪声的技术

第7章配置STA环境

7.1什么是STA环境

7.2指定时钟

7.2.1时钟不确定性

7.2.2时钟延迟

7.3生成时钟

7.3.1时钟门控单元输出端上的主时钟实例

7.3.2使用invert选项生成时钟

7.3.3生成时钟的时钟延迟

7.3.4典型的时钟生成场景

7.4约束输入路径

7.5约束输出路径

7.6时序路径组

7.7外部属性建模

7.7.1驱动能力建模

7.7.2电容负载建模

7.8设计规则检查

7.9虚拟时钟

7.10完善时序分析

7.10.1指定无效信号

7.10.2中断单元内部的时序弧

7.11点对点约束

7.12路径分割

第8章时序验证

8.1建立时间检查

8.1.1触发器到触发器的路径

8.1.2输入到触发器的路径

8.1.3触发器到输出的路径

8.1.4输入到输出的路径

8.1.5频率直方图

8.2保持时间检查

8.2.1触发器到触发器的路径

8.2.2输入到触发器的路径

8.2.3触发器到输出的路径

8.2.4输入到输出的路径

8.3多周期路径

8.4伪路径

8.5半周期路径

8.6移除时间检查

8.7恢复时间检查

8.8跨时钟域的时序

8.8.1慢速时钟域到快速时钟域

8.8.2快速时钟域到慢速时钟域

8.9实例

8.9.1半周期——例1

8.9.2半周期——例2

8.9.3快速时钟域到慢速时钟域

8.9.4慢速时钟域到快速时钟域

8.10多倍时钟

8.10.1整数倍

8.10.2非整数倍

8.10.3相移

第9章接口分析

9.1IO接口

9.1.1输入接口

9.1.2输出接口

9.1.3时序窗口内的输出变化

9.2SRAM接口

9.3DDR SDRAM接口

9.3.1读周期

9.3.2写周期

9.4视频DAC接口

第10章鲁棒性验证

10.1片上变化（OCV）

10.1.1在差PVT情况下带有OCV分析

10.1.2保持时间检查的OCV

10.2时序借用

10.2.1没有时序借用的例子

10.2.2有时序借用的例子

10.2.3有时序违例的例子

10.3数据到数据检查

10.4非时序路径检查

10.5时钟门控检查

10.5.1高电平有效时钟门控

10.5.2低电平有效时钟门控

10.5.3用多路复用器进行时钟门控

10.5.4带时钟反相的时钟门控

10.6功耗管理

10.6.1时钟门控

10.6.2电源门控

10.6.3多种阈值单元

10.6.4阱偏置

10.7反标(Backannotation)

10.7.1SPEF

10.7.2SDF

10.8签核(Sign-Off)方法

10.8.1工作模式

10.8.2PVT工艺角

10.8.3多模式多工艺角分析

10.9统计静态时序分析

10.9.1工艺和互连偏差

10.9.2统计分析

10.10违例路径的时序

10.11验证时序约束

附录

附录A新思设计约束（SDC）

A.1基础命令

A.2对象访问命令

A.3时序约束

A.4环境命令

A.5多电压命令

附录B标准延迟格式(SDF)

B.1SDF是什么

B.2格式

B.2.1例子

B.3反标过程

B.3.1Verilog HDL

B.3.2VHDL

B.4映射例子

B.4.1传播延迟

B.4.2输入建立时间

B.4.3输入保持时间

B.4.4输入建立时间和保持时间

B.4.5输入恢复时间

B.4.6输入移除时间

B.4.7周期

B.4.8脉冲宽度

B.4.9输入偏移时间

B.4.10不变化的建立时间

B.4.11不变化的保持时间

B.4.12端口延迟

B.4.13线延迟

B.4.14互连路径延迟

B.4.15器件延迟

B.5完整语法

附录C标准寄生参数交换格式(SPEF)

C.1基础

C.2格式

C.3完整语法

参考文献

CMOS集成电路闩锁效应

目 录   

写作缘由与编写过程  

致谢  

第1章 引言

1.1 闩锁效应概述

        1.1.1 闩锁效应出现的背景

        1.1.2 闩锁效应简述

1.2 闩锁效应的研究概况

1.3 小结

参考文献

第2章 CMOS集成电路寄生双极型晶体管 

2.1 双极型晶体管原理 

        2.1.1 双极型晶体管的工艺结构  

        2.1.2 双极型晶体管的工作原理

        2.1.3 双极型晶体管的击穿电压

        2.1.4 利用双极型晶体管分析PNPN的闩锁效应

2.2 CMOS集成电路中的寄生效应 

        2.2.1 CMOS中的阱电阻   

        2.2.2 CMOS中的寄生双极型晶体管

        2.2.3 HV- CMOS中的寄生双极型晶体管   

        2.2.4 BCD中的寄生双极型晶体管  

2.3 小结 

参考文献

第3章 闩锁效应的分析方法

3.1 闩锁效应的分析技术       

         3.1.1 传输线脉冲技术

        3.1.2 直流测量技术

3.2 两种结构的闩锁效应简介

        3.2.1 PNPN闩锁效应

        3.2.2 NPN闩锁效应

3.3 小结 

参考文献 

第4章 闩锁效应的物理分析

4.1 闩锁效应的触发机理分类

        4.1.1 NW衬底电流触发 

        4.1.2 PW衬底电流触发

        4.1.3 NW和PW衬底电流同时触发

4.2 闩锁效应的触发方式

         4.2.1 输出或者输入管脚的浪涌信号引起PN结导通

        4.2.2 电源管脚的浪涌信号引起击穿或者穿通 

        4.2.3 电源上电顺序引起的闩锁效应

        4.2.4 场区寄生MOSFET  

        4.2.5 光生电流

        4.2.6 NMOS热载流子注入

4.3 小结

参考文献

第5章 闩锁效应的业界标准和测试方法

5.1 JEDEC概述

5.2 闩锁效应的测试 

        5.2.1 电源过电压测试V- test   

        5.2.2 过电流测试I- test    

5.3 与无源元件相连的特殊管脚

        5.3.1 特殊性质的管脚  

        5.3.2 特殊管脚的案例  

5.4 闩锁失效判断

5.5 实际案例 

        5.5.1 过电压测试V- test案例

        5.5.2 过电流测试I- test案例

5.6 小结

参考文献

第6章 定性分析闩锁效应

 6.1 实际工艺定性分析

        6.1.1 MOS器件之间的闩锁效应 

        6.1.2 二极管之间的闩锁效应

        6.1.3 二极管与MOS器件之间的闩锁效应 

        6.1.4 N型阱与1.8V PMOS/13.5V PMOS之间的闩锁效应

        6.1.5 N型阱与1.8V P- diode /13.5V P- diode之间的闩锁效应

6.2 特定条件定性分析

         6.2.1 电压定性分析

        6.2.2 版图定性分析

6.3 小结

第7章 触发闩锁效应的必要条件 

7.1 物理条件

        7.1.1 回路增益β    n   β    p   >1    

        7.1.2 阱等效电阻 R    n   和 R    p   足够大

        7.1.3 形成低阻通路

7.2 电路偏置条件 

         7.2.1 电源电压大于自持电压

        7.2.2 瞬态激励足够大 

        7.2.3 适合的偏置条件 

7.3 小结 

第8章 闩锁效应的改善方法

8.1 版图级抗闩锁措施   

        8.1.1 减小 R    n   和 R    p   

        8.1.2 减小β    n   和β    p 

        8.1.3 加少子和多子保护环 

8.2 工艺级抗闩锁措施  

         8.2.1 外延CMOS技术 

        8.2.2 NBL深埋层技术  

        8.2.3 SoI CMOS技术  

        8.2.4 深沟槽隔离技术  

        8.2.5 倒阱工艺技术     

         8.2.6 增大NW结深

8.3 电路级抗闩锁措施

        8.3.1 串联电阻 

        8.3.2 反偏阱 

8.4 小结

参考文献

第9章 闩锁效应的设计规则

9.1 IO电路的设计规则

        9.1.1 减小寄生双极型晶体管放大系数

        9.1.2 改善阱等效电阻

        9.1.3 加少子和多子保护环

9.2 内部电路的设计规则 

        9.2.1 抑制瞬态激励

        9.2.2 防止自身寄生双极型晶体管开启

9.3 小结

参考文献 

第10章 闩锁效应的实例分析

10.1 器件之间的闩锁效应 

         10.1.1 输出电路18V PMOS与18V NMOS之间的闩锁效应 

        10.1.2 内部电路5V PMOS与5V NMOS之间的闩锁效应  

        10.1.3 电源保护电路13.5V P- diode与13.5V NMOS之间的闩锁效应  

10.2 器件与阱之间的闩锁效应

10.3 闩锁效应测试击毁Poly电阻